verilog中关键词delay,verilog中的wait语句

Q1：verilog 语句中 Rom_Addr <= Freq_Count[6:3]+1'b1, 其中 Freq_Count是101000，

0110。取值为Freq_Count[6:3],看最高为6，那么Freq_Count最少为7位。而Freq_Count[6:0] =101000只有6位，那么最高位补0。这样Freq_Count[6:0] =0101000，Freq_Count[6:3]=0101，Freq_Count[6:3]+1"b1=0110。

Q2：Verilog_HDL

这个程序的错误在于你不理解@。两个敏感量，pos时钟，pos复位，如果(复位)开始.end else begin if().结束其他.Endend这总是在复位和时钟改变时触发，然后判断是否复位，也就是时钟。根据你写的，先判断复位，再计数，计数！=5000000，也就是时钟，是否符合你的初衷？而你合成没有给你警告？您的默认敏感度计数。

Q3：verilog always敏感列表和if条件语句

使用freq时，请查看您使用的时钟，并确保两个信号都是时钟信号，那些不是时钟信号的信号不应用作边沿触发条件。

Q4：急，跪求。。。用Verilog hdl语言编一个汽车尾灯控制器。。。。四个模块，我为了这个积分已经差不没了，原

一个时钟控制模块2秒的和500ms的mole time(clk,rst,sec);input clk,rst;output sec;reg sec;reg [11:0]cnt=0;always@(posedge clk)if(!rst)beginsec<=0;cnt<=0;endelse if(cnt!=xxx)begincnt<=cnt+1;sec<=0;endelse if(cnt==xxx)begincnt<=0；sec<=1;endendmole

Q5：求用verilog编写一个2位十进制减法计数器，要求一秒减一次

Hi, I assume the counter is 8-digit.syntax error may occur, please fix it yourself.mole cnt_example(dec_count,clk,rst_n);parameter CLK_FREQ = 16"d1000 ; //assume 1kHz clock ratereg [7:0] dec_count;reg [15:0] sec_cnt ;always@(posedge clk or negedge rst_n)begin if(!rst_n) sec_cnt <= 16"b0 ; else sec_cnt <= (sec_cnt == CLK_FREQ-16"b1) ? 16"b0 : (sec_cnt + 16"b1) ;end//assume decrement from 8"hff.//if dec_count reach 0, wrap around.always@(posedge clk or negedge rst_n)begin if(!rst_n) dec_count <= 8"hff ; else dec_count <= (sec_cnt == CLK_FREQ-16"b1) ? (dec_cnt == 8"h0) ? 8"hff : (dec_count - 8"h1) : dec_count ;endendmolePlease let me know if you have any question.Thanks.

Q6：verilog中case语句中冒号什么意思，如下： reg【7：0】r，mask； mask=8‘bx0x0x0x0； casex（r^mask) 8'b

1.冒号前面表示触发条件，冒号后面表示在该条件下，执行的操作2.你上面写的代码貌似有问题，如果直接用assign对mask赋值的话，那么mask必须为wire型；